Одним из главных принципов уникальной «системы Физтеха», заложенной в основу образования в МФТИ, является тщательный отбор одаренных и склонных к творческой работе представителей молодежи. Абитуриентами Физтеха становятся самые талантливые и высокообразованные выпускники школ всей России и десятков стран мира.

Студенческая жизнь в МФТИ насыщенна и разнообразна. Студенты активно совмещают учебную деятельность с занятиями спортом, участием в культурно-массовых мероприятиях, а также их организации. Администрация института всячески поддерживает инициативу и заботится о благополучии студентов. Так, ведется непрерывная работа по расширению студенческого городка и улучшению быта студентов.

Адрес e-mail:

Ускоренная коррекция порядка результата при нормализации в устройстве сложения

А.И.Грушин

 Московский Центр SPARC – технологий

М.Л.Ремизов

 Московский физико-технический институт

 

При нормализации результата сложения чисел с плавающей запятой требуется коррекция порядка. При этом из порядка большего слагаемого вычитается величина сдвига для нормализации. Для 15-разрядного порядка чисел формата double extended это требует шесть логических уровней после выработки кода сдвига.

Величина кода сдвига при нормализации ограничена, так как в соответствии со стандартом [1] смещенный порядок результата должен быть положительным.

В микропроцессоре Pentium [2] при открытой маске прерывания underflow в случае получения денормализованного результата происходит его масштабирование. Оно заключается в том, что мантисса нормализуется без учета кода ограничения. Если порядок результата получается нулевым или отрицательным, то к порядку результата прибавляется масштабирующая константа 3·213, при этом порядок результата становится положительным и вырабатывается прерывание underflow. Анализ и повторное суммирование занимают 4 логических уровня.

В представленной работе предложена схема, учитывающая то, что разряды кода сдвига вырабатываются последовательно: сначала старший разряд SH32, через один логический уровень сигнал SH16, а младший SH1 через 5 логических уровней. Это позволяет реализовать логику, необходимую для коррекции порядка, с учетом режима обработки результата, совместимого с платформой Intel, за два логических уровня после выработки SH1.

Предложенная схема была описана на языке Verilog с использованием библиотечных элементов фирмы Avant! (технология 0,18 мкм) и верифицирована с помощью псевдослучайного направленного теста (~107 тестовых векторов). После оптимизации в САПР Synopsys было получено время коррекции порядка 0,41 нс после прихода SH1. Это позволяет реализовать в аппаратуре все требования стандарта и режим совместимости с платформой Intel без замедления работы устройства сложения.

Спроектированная схема используется в устройстве сложения микропроцессора Эльбрус-3М с рабочей частотой 300 МГц для обработки чисел с плавающей запятой форматов 32, 64 и 80.

 

Литература

IEEE Standard for Binary Floating-Point Arithmetic, ANSI/IEEE Standard No. 754, American National Standards Institute, Washington, DC, 1985. Pentium Processor User’s Manual, Volume3: Architecture and Programming Manual, Intel Corporation, 1993.
Если вы заметили в тексте ошибку, выделите её и нажмите Ctrl+Enter.

© 2001-2016 Московский физико-технический институт
(государственный университет)

Техподдержка сайта

МФТИ в социальных сетях

soc-vk soc-fb soc-tw soc-li soc-li
Яндекс.Метрика