Одним из главных принципов уникальной «системы Физтеха», заложенной в основу образования в МФТИ, является тщательный отбор одаренных и склонных к творческой работе представителей молодежи. Абитуриентами Физтеха становятся самые талантливые и высокообразованные выпускники школ всей России и десятков стран мира.

Студенческая жизнь в МФТИ насыщенна и разнообразна. Студенты активно совмещают учебную деятельность с занятиями спортом, участием в культурно-массовых мероприятиях, а также их организации. Администрация института всячески поддерживает инициативу и заботится о благополучии студентов. Так, ведется непрерывная работа по расширению студенческого городка и улучшению быта студентов.

Адрес e-mail:

Быстродействующий сумматор со схемой предсказания кода сдвига для нормализации

А.И.Грушин, Московский Центр SPARC – технологий

М.Л.Ремизов, студент МФТИ

 

При сложении чисел с плавающей запятой может потребоваться нормализация. В большинстве быстродействующих устройств сложения чисел с плавающей запятой используется алгоритм LZA (leading zero anticipator), который одновременно с суммированием анализирует слагаемые и предсказывает величину сдвига для нормализации. В [1] описан алгоритм предсказания точной величины сдвига с учетом ее ограничения, что делает возможным аппаратную реализацию стандарта ANSI/IEEE 754 Standard на двоичную арифметику с плавающей запятой в части поддержки режима постепенного отрицательного переполнения (gradual underflow)  без  увеличения времени выполнения команды.

В сумматоре [2] групповые переносы вычисляются не полностью, а по упрощенной формуле, что позволяет ускорить цепь формирования переноса для выбора условной суммы. Для правильной работы сумматора можно скорректировать вычисление условных сумм. Этот метод неприемлем для реализации алгоритма LZA, так как для вычисления разрядов кода сдвига требуются точные переносы из сумматора.

В представленнойработе осуществляется коррекция переносов из 8-разрядных групп без увеличения задержки. Обычно схемы LZA и сумматора проектируются независимо друг от друга. Но они содержат ряд общих логических функций, поэтому в данной работе эти схемы проектировались как единое целое, что дало возможность сэкономить оборудование и уменьшить задержки.

Схемы были описаны на языке Verilog с использованием библиотечных элементов фирмы Avant! (технология 0,18 мкм) и верифицированы с помощью псевдослучайного направленного теста (~107 тестовых векторов). После оптимизации в САПР Synopsys были получены временные характеристики узла для худшего случая: старший разряд кода сдвига – 1,8 нс, 72-разрядная сумма – 2,2 нс, младший разряд кода сдвига – 3,1 нс.

Спроектированный узел используется в устройстве сложения микропроцессора Эльбрус-3М с рабочей частотой 300 МГц для обработки чисел с плавающей запятой форматов 32, 64 и 80.

 

Литература

Anatoly I.Grushin, Elina S. Vlasenko, Computer methods and apparatus for eliminating leading non-significant digits in floating-point computations, U.S. patent 5732007, 3/1998. Sammuel Naffziger, A Sub-Nanosecond 0.5m 64b Adder Design, Proceedings of the IEEE International Solid-State Circuits Conference, 1996.
Если вы заметили в тексте ошибку, выделите её и нажмите Ctrl+Enter.

© 2001-2016 Московский физико-технический институт
(государственный университет)

Техподдержка сайта

МФТИ в социальных сетях

soc-vk soc-fb soc-tw soc-li soc-li
Яндекс.Метрика